環境 Vivado_HLS 2016.2 解決 デフォルトだとC/RTL simulationしてもOpen Wave Viewerが出来ないので、 見たかったり、使いたい場合は、C/RTL simulationの実行前の設定でDump Traceを有効(portかallは好きに選ぶ）してから走らせる。 微妙にハマるので

はじめに lowRISC(RISC-Vの実装のRocket coreを含むシステム)のboot時のメモリマップの取得方法がわからなかったので調べた。 RISC-V Linux riscv-linuxで検索してみると github.com sbi_query_memory と言う関数を呼び出しているらしく 更にその定義は, arc…

自分の手元にあるDE0-Nano-SoCなどに乗っているCyclon V FPGAなどには Logic Elementsとは別にメモリ用のブロックが内蔵されていて、Logic Elementの一部をメモリとして使うよりは 効率が良いのでできるだけ使っていきたい。 そしてQuartusはverilogのコード…

以下がリポジトリ。 github.com 書いたと言ったが一部だけだし完全ではない、とりあえず動く程度。 scalaがいまいちよくわかってないのと、chiselもまだまだなので、今後綺麗にしたりしていきたい。 テストも書いてCIとか回していけたら捗るかな。 早いうち…

自転車が盗まれた カゴがついていない、暗い緑の自転車を見かけた方は僕まで一報くれると嬉しいです。

Untetheredとは簡単にいうと、”他のメインのプロセッサの支援を得ずに直にI/O使うことができる実装”のことである。 この理解についてはIRCで説明が流れていたので間違っていないはず。 これだけだと分かりづらいので、 まずlowRISCにおけるtetheredについて…

昨日RISC-V HWのメーリスに投げられてた。 ARMの代わりにRISC-Vを考えていて質問と言う感じ。 https://groups.google.com/a/groups.riscv.org/forum/#!topic/hw-dev/kF8ttagAPA0 自分が思っているよりRISC-Vは現実的なところまで来ているのだろうか *V-Scale…

Qtileを使い始めて、１年くらい立ったのでそろそろ何かに残そうとこの記事を書いた。 Qtileとは A full-featured, hackable tiling window manager written and configured in Python http://www.qtile.org/より なぜQtileなのか パソコンを扱っている人、す…